（原标题：摩尔定律，如何延续）
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在荷兰埃因霍温的一座无菌、宽敞的建筑里，ASML（光刻设备制造商）最新的巨型设备静静地运转着。这台重达150吨、大小相当于双层巴士的机器为人类提供了一种最新方式，去做自冰河时代以来一直在做的事情——在石头上“书写”，也就是光刻。这里的“石头”是硅片，书写是通过光来完成的。
这台机器每秒钟向真空室中喷射5万个锡滴。激光将每个锡滴加热到220,000摄氏度，温度是太阳表面的40倍。这个过程将锡滴转化为等离子体，释放出波长极短的光（极紫外光，简称EUV）。这些光束经过一系列光滑到皮米级（万亿分之一米）的反射镜反射后，照射到包含芯片电路蓝图的掩模上。
EUV光束从掩模上反射，再将设计投射到涂有一层感光材料（光刻胶）的硅片上。硅片被精确移动，以便图案可以被一次次重复打印；一个硅片可以用来制造数百个芯片。通常情况下，被光照射的光刻胶（暴露的部分）会被洗掉，在硅片上形成一个“模板”。后续的机器会蚀刻掉部分材料，植入离子或在“模板”上沉积金属，形成芯片的一层。然后，再加上一层新的光刻胶，再投射一个新的图案，再进行一层蚀刻。一个现代芯片可能需要几十层这样的打印。
ASML最新的EUV光刻机每台成本超过3.5亿美元。它们凸显了半导体行业的一个趋势：随着芯片中主要的电子元件——晶体管——的尺寸变得越来越小，制造这些元件的工具和工厂却变得越来越大、越来越昂贵。美国智库“进步研究所”的布莱恩·波特（Brian Potter）估计，上世纪60年代末，建造和装备一家半导体制造工厂（简称“晶圆厂”）的成本按今天的货币计算大约为3100万美元。而台湾巨头台积电（TSMC）在亚利桑那州建设的最新晶圆厂的成本则高达200亿美元一座。
微小的开关
这些晶圆厂现在生产的晶体管数量以万亿计。每个晶体管都有两个端子，称为源极和漏极，两者由一个硅通道分隔。第三个端子称为栅极，位于通道上方，控制源极和漏极之间的电流流动。当栅极施加电压时，电流从源极流向漏极。当没有电压时，电流停止流动。这种通断状态对应二进制中的1和0。
无论一个计算机程序多么神奇，其运行的硬件本质上都是一组按照电路连接的开关，根据它们之间的连接方式进行开和关操作。简单的电路称为逻辑门，组合晶体管来提供二进制逻辑的基本功能：与门（and），如果两个输入都为1，则输出为1；或门（or），如果任意一个输入为1，则输出为1；非门（not），将1变为0（或反之亦然）。这些逻辑门可以组合成更复杂的电路，而这些电路又可以组合成功能强大的处理芯片。
戈登·摩尔（Gordon Moore）在1965年的最初观察是，随着芯片制造技术的进步，晶体管变得越来越小，这意味着可以用更低的成本制造更多的晶体管。1974年，IBM工程师罗伯特·丹纳德（Robert Dennard）注意到，较小的晶体管不仅降低了单位成本，还提高了性能。随着源极和漏极之间的距离缩短，开关速度加快，能耗减少。这一观察被称为“丹纳德缩放”，它放大了摩尔定律的好处。
1970年，栅极长度（源极和漏极之间距离的一个衡量标准）为10微米（10000纳米）。到2000年代初，这一数值已降至90纳米。在这一水平上，量子效应导致即使晶体管关闭，源极和漏极之间仍会有电流流动。这种泄漏电流增加了功耗，并导致芯片发热。
对于芯片制造商来说，这是早期迹象，表明他们的“免费午餐”时代即将结束。晶体管仍然可以变得更小，但泄漏电流限制了芯片电压的进一步降低。这反过来意味着芯片功耗无法像以前那样降低。这一“功率墙”标志着丹纳德缩放的终结——尽管晶体管尺寸缩小了，但芯片速度不再加快，其功耗问题也变得更加突出。为了继续提高性能，设计师们开始将逻辑门和其他元件排列在多个连接的处理单元中，称为“核心”。通过多个核心，处理器可以同时运行多个应用程序，或者通过将单个应用程序拆分为并行流来加快运行速度。
尽管开关速度不再增加，但这种方法允许性能继续提升。然而，这并没有解决每个晶体管功耗不再降低的问题。随着晶体管数量继续增加，芯片设计师们不得不关闭芯片的一部分，称为“暗硅”，以防止废热将其熔化。
绕过泄漏电流问题意味着要放弃传统的晶体管结构，其中导电通道与芯片表面齐平，栅极位于其上方。2011年，英特尔推出了一种新的设计，其中通道像水上的鳍一样突出，穿过栅极，而不是位于其下方。这种设计允许栅极对通道施加更大的控制力，即使在关闭时也是如此。这些“鳍式场效应晶体管”（FinFET）使芯片制造商能够继续缩小晶体管尺寸。新型晶体管的泄漏电流更少，功耗比上一代减少约一半。如今大多数前沿工艺每个晶体管都有两到三个鳍，以提高速度。FinFET将栅极长度进一步缩小到16纳米左右，但横向排列的鳍数量有限。
为了进一步缩小栅极长度，下一步是将通道完全从芯片表面抬离，使栅极从所有方向包围通道。韩国巨头三星在其最新芯片中首次制造了这样的晶体管，称为“环绕栅极”（GAA）。英特尔和台积电预计也会很快跟进。比利时芯片研究机构imec预计，GAA技术将推动行业发展到本世纪末，到那时栅极长度将接近现有技术能蚀刻的最小特征尺寸。
在此之后，增加晶体管密度的唯一方法是重新设计芯片，将一些以前横向排列的晶体管垂直堆叠起来。采用三维设计使芯片制造商能够在相同空间内容纳更多的逻辑门。比如，英特尔表示，通过堆叠晶体管，它可以在通常需要的空间的一半内构建最简单的逻辑门——反相器。
即便采用堆叠晶体管，追求更高密度的需求依然存在。一旦晶体管栅极长度接近10纳米，电流通过栅极的硅通道厚度需要小于4纳米，这使得泄漏问题更加突出。行业的解决方案是用几乎没有厚度的材料代替硅。用仅有几纳米厚——仅几个原子的宽度——的材料制成的电路，可以让芯片制造商在不担心泄漏电流的情况下继续缩小晶体管尺寸。
变薄的趋势
取代硅的二维（2D）材料候选者中有一种叫过渡金属二硫化物（TMDs）的材料，可以制备出仅三个原子厚的层。在数百种可能替代硅的TMD半导体材料中，有三种最具前景——二硫化钼、二硫化钨和二硒化钨。
但这些二维材料在挑战硅材料之前还有一些困难需要克服。首先，这些材料的薄度使它们很难与金属布线连接。其次，在整个300毫米晶圆（芯片制造的标准尺寸）上使用这些材料可靠地制造芯片也是一大难题。此外，芯片设计依赖于两种不同类型的晶体管。在硅材料中制造任意一种晶体管都相对容易，而新材料往往更适合其中的一种类型。
另一种可能取代硅材料的候选者是碳纳米管（CNT），它是由碳原子卷成的直径为1.5纳米（大约是水分子直径的六倍）的圆柱形薄片。碳纳米管晶体管的构造与普通晶体管类似，具有由常规半导体材料制成的源极、漏极和栅极端子。但其通道由微小的、平行排列的纳米管组成，而不是普通晶体管中的硅通道。纳米管的光滑结构使电荷可以比硅通道快三倍地开关。通道的薄度也使栅极能够更好地控制通道，减少漏电流，从而提高能效。
斯坦福大学的Eric Pop认为，晶圆厂更倾向于使用二维半导体，而不是碳纳米管，因为它们更容易制造并与硅集成。虽然碳纳米管可以提供更优异的性能，并且非常适合用于GAA晶体管，但由于制造上的挑战，它们更难控制。
纳米管并不容易制造。碳纳米管在制造过程中容易出现缺陷，导致其电性能发生变化。大多数碳纳米管在栅极电压的作用下表现为半导体，但大约三分之一的碳纳米管表现为金属结构，始终保持导通，无法通过栅极控制。此外，让一组平行纳米管在源极和漏极之间清晰地平行生长也是一大难题。
2013年，Max Shulaker（现任麻省理工学院教授）与斯坦福大学的Subhasish Mitra和Philip Wong合作，构建了第一个使用碳纳米管晶体管的微处理器。这些研究人员设计了一种“免缺陷”处理器，即使部分碳纳米管出现问题，处理器仍然能够正常工作。到2019年，Shulaker设计了一个由14,000个碳纳米管晶体管组成的微处理器（约为英特尔1978年发布的8086芯片晶体管数量的一半）。2023年，北京大学的研究人员使用可以缩小到10纳米硅节点大小的制造技术构建了一个碳纳米管晶体管。尽管这些成果看起来相对基础，但它们展示了碳纳米管作为硅替代材料的潜力。
1959年，物理学家理查德·费曼发表了一次演讲，预示了纳米技术时代的到来。他曾想象，“如果我们可以一个一个地按照我们的意愿排列原子，结果会是什么样？” 现在，随着半导体器件的特征尺寸达到原子尺度，世界给出了答案：制造更小的晶体管。
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